工作原理
動態(tài)RAM的工作原理動態(tài)RAM也是由許多基本存儲元按照行和列地址引腳復(fù)用來組成的。
3管動態(tài)RAM的基本存儲電路如右圖所示。在這個電路中,讀選擇線和寫選擇線是分開的,讀數(shù)據(jù)線和寫數(shù)據(jù)線也是分開的。
寫操作時,寫選擇線為“1”,所以Q1導(dǎo)通,要寫入的數(shù)據(jù)通過Q1送到Q2的柵極,并通過柵極電容在一定時間內(nèi)保持信息。
讀操作時,先通過公用的預(yù)充電管Q4使讀數(shù)據(jù)線上的分布電容CD充電,當(dāng)讀選擇線為高電平有效時,Q3處于可導(dǎo)通的狀態(tài)。若原來存有“1”,則Q2導(dǎo)通,讀數(shù)據(jù)線的分布電容CD通過Q3、Q2放電,此時讀得的信息為“0”,正好和原存信息相反;若原存信息為“0”,則Q3盡管具備導(dǎo)通條件,但因為Q2截止,所以,CD上的電壓保持不變,因而,讀得的信息為“1”??梢姡瑢@樣的存儲電路,讀得的信息和原來存入的信息正好相反,所以要通過讀出放大器進(jìn)行反相再送往數(shù)據(jù)總線。
結(jié)構(gòu)
在半導(dǎo)體科技極為發(fā)達(dá)的臺灣,內(nèi)存和顯存被統(tǒng)稱為記憶體(Memory),全名是動態(tài)隨機(jī)存取記憶體(Dynamic Random Access Memory,DRAM)?;驹砭褪抢秒娙輧?nèi)存儲電荷的多寡來代表0和1,這就是一個二進(jìn)制位元(bit),內(nèi)存的最小單位。
DRAM的結(jié)構(gòu)可謂是簡單高效,每一個bit只需要一個晶體管另加一個電容。但是電容不可避免的存在漏電現(xiàn)象,如果電荷不足會導(dǎo)致數(shù)據(jù)出錯,因此電容必須被周期性的刷新(預(yù)充電),這也是DRAM的一大特點。而且電容的充放電需要一個過程,刷新頻率不可能無限提升(頻障),這就導(dǎo)致DRAM的頻率很容易達(dá)到上限,即便有先進(jìn)工藝的支持也收效甚微。隨著科技的進(jìn)步,以及人們對超頻的一種意愿,這些頻障也在慢慢解決。
發(fā)展過程
“上古”時代的FP/EDO內(nèi)存,由于半導(dǎo)體工藝的限制,頻率只有25MHz/50MHz,自SDR以后頻率從66MHz一路飆升至133MHz,終于遇到了難以逾越的障礙。此后所誕生的DDR1/2/3系列,它們存儲單元官方頻率(JEDEC制定)始終在100MHz-200MHz之間徘徊,非官方(超頻)頻率也頂多在250MHz左右,很難突破300MHz。事實上高頻內(nèi)存的出錯率很高、穩(wěn)定性也得不到保證,除了超頻跑簡單測試外并無實際應(yīng)用價值。
既然存儲單元的頻率(簡稱內(nèi)核頻率,也就是電容的刷新頻率)不能無限提升,那么就只有在I/O(輸入輸出)方面做文章,通過改進(jìn)I/O單元,這就誕生了DDR1/2/3、GDDR1/2/3/4/5等形形色色的內(nèi)存種類
在其他領(lǐng)域的應(yīng)用
1.DRAM Controller Status Register(Address:0x7E001000)
DRAM狀態(tài)寄存器,這是一個RO寄存器,用于讀取DRAM的狀態(tài)。
實際上,讀到的有用信息就是Controller Status和Memory width。
2.DRAM Controller Command Register(Address:0x7E001004)
DRAM命令寄存器,設(shè)置DRAM的工作狀態(tài)。
最開始應(yīng)該配置為0x4,是處于Configure狀態(tài)。在配置完所有的DRAM之后,將該寄存器設(shè)置為0x0,處于運行狀態(tài)。
3.Direct Command Register(Address:0x7E001008)
DRAM命令寄存器,用于發(fā)送命令到DRAM和訪問DRAM中的MRS和EMRS寄存器。
通過該寄存器初始化DRAM,先設(shè)置為NOP模式,然后設(shè)置為PrechargeAll進(jìn)行充電,然后設(shè)置EMRS和MRS寄存器,一般是這么一個流程。具體的要參見你所使用的DRAM的datasheet。
4.Memory Configuration Register(Address:0x7E00100C)
DRAM的配置寄存器,這個與需要參照你所使用的DRAM的datasheet。
該寄存器肯定是要配的,看看DRAM的datasheet就知道了。
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